求助：FPGA时序约束

如何对一个FPGA项目进行时序约束与时序评估。除了全局时钟约束还需要做哪些约束？ 如何评估逻辑的时序是否能够满足设计要求？
我们使用了SPARTAN 6E的FPGA，完成初版程序后，有时出现对程序进行小修改即程序不正常的情况，怀疑是时序约束的问题，请问版上大神有没有相关经验？

sta?

输入输出
异步

FPGA不正常的原因很多，暂时能想到的就以下几个
1、寄存器没有初始化
2、在不同的不互斥的if 语句中对同一个寄存器多次赋值
3、夸时钟域信号传递没处理好
4、使用外部不可靠的信号做always边沿触发信号
5、对外输入输出Setup/hold time不满足 -- 需要加约束

没约束的时钟会给你warning的。

clock groups