FPGA之间并行线等长约束问题

    版上的各位硬件设计大牛们，最近在检查PCB的等长设计，由于FPGA之间的并行数据线连接，需要对这些并行线进行等长设计，时钟为100MHZ，采用3.3V单端信号传输，
不知这些信号线的等长该如何约束，能给出具体的公式更好，多谢多谢。

你这个问题不明确。
你是想问100M平行信号线之间是否需要等长处理？如果需要等长的容限是多少？
首先，并行信号是否需要等长处理的需要根据你这组信号线最长的拓扑长度决定的，
等长容限类似。
就你的100M信号，周期为10ns，接受容限需要看手册，比如为周期的20%，10ns%0.2=2ns，电气长度为2ns*6inch/ns=12inch，所以，你需要设置你eda软件的电气约束，该总线的等长约束绝对值为12inch。
是否有信号完整性方面的问题需要看信号上升沿的延时和电气线长度延时之间比例关系。是另外一个问题。

candence allegro pcb editor

恩，这个需要等长，否则可能信号到达接收端可能就不同步，导致数据错位等。
等长的容限应该就是和你说的20%有关吧，上升下降10%~90%，
信号完整性我不太了解，FPGA之间的传输
给个经验值就行了，或者计算公式，就如上述的0.2*10ns=2ns
2ns*传输速度=等长容限？

15.x以后版本就可以了应该，14.x应该不行的。

等长要求就是约束信号到达时间差异，信号到达时间就是信号在传输线上飞行时延，传输线大概是6inch/ns,微带线和带状线有细微差异，不过估算就取个大概就可以了。allegro可以设定信号频率，然后直接约束周期百分比，非常方便！

1/6波长这个概念体现在在信号完整性，但不是信号波长，是关键频率波长的1/6，关键频率=0.5/Tr ，Tr为信号上升沿时间（通常为按10%~90%计算）。

上贴没有说完，当信号线的长度大于关键频率波长1/6时，就要考虑信号完整性问题了，要控制严格控制阻抗和端接。