我有一个 pcb layout 的 100欧阻抗的问题请教一下
我第一次做 ddr3layout ,有做过的大牛给指点一下吗？
看你自己了，一般情况下带状线要比微带线信号要好，但是过孔是个阻抗不连续的点。其实DDR3的fly by结构没这么多讲究，等长做好，有参考的信号回流路径，就基本没问题了
VIA在频率较窄时阻抗可以做的差不多，ADS教程上有
.93
有几颗ddr3
Via在ddr3设计中不用理会，那是高速串行接口才需要考虑的东西
你可以把电源和信号2之间的PP选厚一些，这样信号2就主要参考地了
ddr3要考虑via，别太多
碰到高人了
没错传输速度不同，问题是那差异有多大？ 都是按等长来的吧
为啥要算等时？你有同组DQ画在不同层上了？
如果你电源层分割多，而且信号2层的信号必须跨电源层的缝，那么你电源和信号2之间就必须拉开距离，让一三层以二层(地)为参考，四六层以五层(地)为参考，而三四层之间尽量厚。
不幸的是，6层板的结构天生不允许这么做，因为三四层之间是PP而不是FR-4 Core。我做过这个类型的板子，最后投板时候用了一个叫假8层的结构，没比8层便宜多少。
当然，如果你电源层阻抗很低，且信号不跨缝的话，你可以这么布。走在哪层问题都不大。就是个DDR3嘛。。。我在FR-4上走几十cm的10G信号也没见问题，也没用到Intel的所谓11度布线之类的技巧。找大点的板厂保证板材质量就可以了。
T型结构不好整。。。。地址线端接很麻烦的。如果全志的控制器有Fly By能力，尽量还是Fly By。
我印象里allegro是自己算的速度。你改成等时就可以了。
我都是按等时来的。速度似乎有个5%的差异。反正我用Allegro算等时，在Kintex 7上稳定地跑到了理论极限1866，架构是4片16bit fly-by。FAE都赞叹了。。。
你的主芯片有DDR3接口这部分的布线要求文档吗
按里面的等长要求做就行
地址和控制线对等长的要求是最松的，不用算那么精细
JEDEC DDR3的参考设计在计算等长时，是考虑微带和带状线传输延迟的差异的。
参考系数给的1.1倍。
同赞叹一下。
够快的。
不是从头画的吧？
是啊。。。。。。1000来个器件，八层板。。。。。。
速度也能支持到1600，倒不算慢
不过约束确实做得不错，不像haswell 同一DQ组里的package length都能差出100mil去
我现在lay一个ddr3的核心板，只允许顶层有元器件，去耦电容都得布在顶层，这时候电源去耦的影响怎么消除，
用好点儿的电容，去耦半径几个cm没问题。
不怕花钱就用埋嵌元件。