请教DDR3有啥要注意的？

组内注意下等长，时钟差分走，没了

本质上是要求延时相同。这个要求在保证各个走线所在的层一样的情况下，才等价于等长。
否则还是要仿真或者计算延时的。

……这看起来和DDR2没啥差别么，但是听起来DDR3的难度要增加不少。

谢谢，DDR3仿真或者timing delay是必须的了？打算是在同一层把走线都搞完，
第二层铺地，第三层pwr，第四层BALL PAD，top层走线等长几乎是不可能的，但
是线长差异也不会大（估计在3000um以内），是不是得仿真过了再说？
除了这些个还有啥要注意的么？

呵呵，仿真一下吧，DDR3的时序太紧了。
电源的去耦也很重要。

DDR3引入的fly-by, write-leveling等概念，实质上降低了布线难度
控制好组内一切好说
空间足够的时候，相邻信号线的距离拉开一点
阻抗匹配对波形质量影响很大，终端阻抗需要仔细调
尽量避免使用过孔
对那些特立独行的线（布线策略跟其它网络不一样的），
串一个0欧电阻有利于事后补救
DDR跟控制器使用独立的Vref分压有利于提高稳定性
PI需要特别注意,特别是控制端的PLL电源
（影响时钟抖动)
总的说来，有推荐pattern的话照搬推荐最保险

谢谢，学习了。

F回信箱研究，非常感谢，有啥ddr3的书能推荐么？