之前一直在学vhdl做通信，有必要学习systemverilog吗？

你现在转行还来得及，趁你入行不深。

学了也没坏处吧，有机会去实践的话就更好了。

学个语言也算个事么。。

不算
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那就学好了。不要被语言之类的东西所限制。语言是最简单的东西。做逻辑设计的人可以做验证是件很正常的事情，SV,VMM,UVM都没什么难学的。

学学没坏处，验证的坑比设计还是要多一些

还不转Java，注吊一生

如果你做通信的接收机，学sv意义不大，fpga实现通信的function遇到的test case很少，基本上你一个傻瓜版的tb就够用了，侧重的不是Corner case，而是与算法仿真相对比得出的量化精度和信噪比性能；如果你做的是传统意义上的基带芯片，或协议转换芯片，看看也行

谢谢，我的确做得是前者，所以也一直没做验证！
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在某些基于fpga的大型设计中，使用sv语言能显著提高效率