请教一下门仿的必要性
那是不是就可以不做门仿了？好像门仿主要就是检查异步时序问题？ 有工具可以做，门仿还有必要么？
STA和CDC约束可能写错。
约束有可能下错。 遇到过好几回了。 另外做power分析的时候也是跑门仿才比较准确。
门级仿真的代价也很大啊，不能多检查下约束，来避免约束的错误吗？
或者把约束下得保守些。
不能。写错，漏掉，都有可能。
有些大公司，系列芯片，可以不跑门仿，因为约束经过了多次流片验证。约束故意下严不可取，功耗面积什么的代价太大
借楼问一下，后仿选用例一般原则是啥？
形式验证虽然保证了逻辑等效，但是像rtl代码中附带了buffer的固定延时，万一DC的约束dont touch有问题，那么这些逻辑都被优化掉了。
关键看DC约束写的全不全了。gate仿真一些典型的case很有必要的。
5楼说的靠谱。
只有微少改动+前面已经silicon-proven+并没有更换工艺 的项目 不见得需要重新跑太多门仿。
不过“微小改动”经常意味着是eco，这样的情况最好还是针对的跑上一条门仿case来覆盖一下。
还有，门仿其实不见得能做CDC的double-check， 门仿一个scenario下用的sdf的延时是固定的，最多也就跑6个function的scenario吧，这6个撞不到cdc的bug就完蛋了。
但是worst-max best-min这两个极端的scenario一般应该可以覆盖住约束错误的。
所有工具做的分析，报告都是人分析的，有没有问题都是人确认的，不可避免会出现遗漏，通过后仿可以进一步提高投片自信心
后端还得吃进门仿的结果去做最后的IR Drop分析呢
设计出错的情形也是有的，比如有些逻辑工作期望工作在mcp下，但逻辑设计人员设计错误，做成了scp。sdc是按照mcp写的，这些问题只有在后仿中才能发现，sta无能为力
最近是什么情况，国外论坛也在吵这事
Dan Joyce's 16 bug types only found with gate-level simulation
http://deepchip.com/items/0569-01.html
赞，这文章写的挺好
总结得非常好
mark 写的很好