如何将模拟电路导成.v 文件
时间：12-12
整理：3721RD
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如题，如何将模拟电路的cell 做成.v 文件，谢谢！
verilog？
导出vams
您好！能够再说详细一点，从哪里面到vams？ cadence 主界面 file---->export----> 然后选择哪个呢？
非常感谢！
请问什么会有这种需求？
.133
混合仿真
vams要自己建模写model，自动导没听说过。
混合仿真可以用spectreverilog或者ams吧
vams要自己写的，specture只能导出个包含所有I/O的壳子而已
导只是一个壳子
内容还是要自己填