关于高速SAR ADC设计

这几天我在调研高速SAR ADC设计，准备采用40nm工艺设计，设计一个1.1V 160MHz 12bit的SAR ADC，有几个问题想请教
1. 我看到现在高速SAR ADC一般有两种架构，一种是采用redudant capacitor的，这个可以纠正DAC的建立精度误差，但是总的电容个数多； 还有一种是是采用MSB，LSB分开，MSB和LSB电容间串联一个Cattenuation， 优点是总的电容个数少。  请问这两种架构各有什么优缺点？ 我如果想设计160MHz 12bit,采用这两种架构中的哪一个？ 还是采用其他的？
2. SAR ADC的refernce电压一般怎么生成? 是外接大电容吗来稳定电压？ 还是在芯片上集成大的电容？还是不需要，直接用接成跟随器的op就可以？ 或者直接用VDD，GND做reference电压？ 实际产品中大家一般怎么设计reference电压的？

1.redudant capacitor跟电容分段不冲突，分段电容也可以加冗余位。这个对建立误差有非常大的改善。12bit主要还是电容匹配上，分段电容也很难减小总电容了。
2. 芯片内的大电容基本不太现实，得取负载电容的2^12倍以上。只能高速buffer，不过做160M也相当困难，每个周期就200--300ps的建立时间，用冗余位能改善不少。

如果在12bit,160m上，集成ref buffer, snr能上70, 那就不错了
ref buffer完全可以片上集成，只是肯定有难度，加油吧

reference buffer片上集成是有难度，这次我准备采用super source follower这种架构来做reference buffer，这种buffer的带宽会比普通的source follower 宽
另外采用redundant capacitor，这样对DAC的建立又降低要求，也就是对reference buffer的建立精度降低了要求

用的台湾成功大学chun-cheng liu的办法吗？

用冗余的话需要增加数字部分的工作量，要实现160M也就是说数字得160*12M+冗余了。

不是！冗余纠错只需要160M就可以了。只需要出一次数据做一次全加。

冗余是怎么来的？不需要多转换几个bit吗？
比如没有冗余是 8 4 2 1，加冗余的话就变成 8 4 2 2 1 （举个例子），是这样吗？

是这样，如果三位冗余，原来10个转换周期需要增加到13个，但是最终结果还是等数据全部出来再按对应权值做数字加，并不需要高速，就采样频率就可以了。