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请教个除法器的设计

时间:12-12 整理:3721RD 点击:
首先考虑并行除法器:
   并行除法器的时间延时:T=3(n+1)^2
   所以假设.11的lib,12bit除法器用到的延时大约为500t=500*0.2ns=100ns
   对于100M的设计,岂不是要10个cycle?这对于目前的设计不允许
然后我做了一个流水的12bit除法器。目前也只能实现12个cycle完成。
但是用查表法,实现设计需要30K的area,也不太能接受。
请教如何有什么其他的办法?或者如何将12bit除法器拆成6bit除法器的并行?

从工程上讲,对于这种情况,最简单的解决方案不是去优化你的除法器设计,而是给除法器一个快时钟,增加数据的异步时钟转换模块

可以采用双比特除法,12比特位宽6个时钟搞定

用最简单的教科书中模拟手算的方法,按照下面有位兄弟说的那样,一个cycle里shift,test,restore两个比特,那么12bit除法器最多6个cycle就可以完成。

用Radix-n SRT算法,可以每周期除出n位商,n越大总周期数越少但是电路越复杂面积更大一些

非常感谢,我去试试

刚刚看以一篇论文,说是16bit单精度除法用SRT算法需要16个cycle?

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