问个modelsim问题

用时钟推：
A_d1 <= A;
A_d2 <= A_d1;
结果modelsim
出来的时序，
是A_d1和A一样，然后A_d2比A延后一个时钟周期
  
没找到原因，望赐教

有绝对延迟么？

因为你数据和时钟的更新机制。

应该是TB激励施加的问题,DUT和TB在同一时刻的操作是存在竞争现象的，不同仿真器对于竞争的处理可能是不同的。
如果你用verilog写的TB，在时钟上边沿时刻驱动信号时，可以使用非阻塞性赋值试试。
推荐用sv写TB,通过接口进行同步驱动，可以解决这一问题。

没太明白，这个是不是和我写的代码有关？

我是用verilog写的TB，用非阻塞试了，果然好了，谢谢，兄台。

和你的代码有关，
也和仿真器的处理机制有关，
就像三楼说的那样。