求精通cadence安装的牛人，诚心求教

俺自己安装了candence IC615版本，并且安装了mmsim10.1和calibre
并自己下载了一个不知是否正确的工艺库文件加载了
现在calibre DRC和LVS各种报错
DRC报错为“n-well OD to pmos space>30um”
LVS报错为“nothing in layout”
急求解决方法 卡在这几天了

你这像版图有点问题，先画个最简单的反向器，调通再说

就是画的最简单的 一共就2个MOS管那种
求解啊
上eetop看了看 说是版图的LVS的层是空的 还有说可以改map文件的
请问map文件这种工艺库自带的文件 怎么改呢？GDS的一些层是空的怎么办呢？
感觉自己已经无法解决了。

DRC能报错证明GDS不是空的，所以看看问题是不是在跑LVS时的一些设置上，还有DRC，LVS rule deck是同一个工艺下的吗？

是在同一个工艺下的
跑LVS和DRC的GDSII文件是同样的
能告诉我工艺文件下的calview.cellmap文件是作什么用的 eetop上说这个文件需要加一层什么的
怎么加呢？

应该不需要加这个文件的，我遇到过有两种情况会报这种Nothing in layout 的错。
一是你在导出GDS时把顶层layout的名字给改掉了，所以做LVS的时候找不到对应的名字。你看一下出GDS的那个log文件，顶层名字是否对应上。
二是LVS在做device抽取时由于定义的层不对而抽不出来。这就需要你去读LVS rule deck,把你所用的device层对一下。

谢谢大牛
我想问问 如果我的DRC是正常的 是否可以说明不是原因二造成的呢？
LVS rule deck 是否就是那个工艺文件下的source_add文件啊？

你这个应该是TSMC的工艺吧，那个source_add文件是要在netlist文件里include, LVS rule deck 是你用来跑LVS的那个command file.

用LVS rule deck和谁来比对？
抱歉，问题好傻，但我真的不知道啊。