如何将FPGA的slice等效为gate？

  这个我可以说几句，因为自己以前也这么想过。
一、不同的Xilinx器件，slice含有的lut不同。大体上，Virtex IV
有4个Lut。Lut是一个可以配置的多输入逻辑块。
二、Lut分为三输入、四输入、五输入等，其大小不同。
三、slice中含有寄存器。Lut和reg的使用率不一定一致。各自的
使用率与电路算法和结构相关。
四、Memory如果用的是Block RAM，则不会计入slice中。
五、一个4输入lut约相当于5个门。
综上，最合理的办法是在DC中综合一下。