做设计有没有必要学sv呢

有
1.不存在不做verification的设计人员
2.sv for design说了好久了，这个大方向应该是对的，何时普及只是时间问题

最起码的测试还是要写一写的，不然给验证人员，人家看一看就找出很多问题不是很丢人。

肯定要写tb，至少也要有verilog版本的
否则光跑个spyglass就丢给验证反而浪费时间

nod，连冒烟测试都不做的设计人员简直就是找打啊。。。。

基本功能跑通。。。数据从入口进去，能从出口出来
你总不能提交一个只编译通过的代码给验证人员吧，那是个什么玩意儿

设计人能写好吗？很多人似乎完全不懂编程范式，写出来的可移植性非常差。大部分硅农读书期间都没写过像样的代码。

不是啊，我们是日本公司，不是做soc的。。
做传统asic,单个模块设计验证必须一个人完成，所有设计必须层层review，只能一次流片成功，
项目周期比较长就是了。。

设计自己用啊，感觉用verilog写有时候写不出我想要的tb

verilog写tb效率太低了
即使用verilog大家也会一般都打开sv语言的支持

但是verilog 快啊，用sv 搭个环境就要很久。

现在好多公司都推一次流片成功
周期还要短
真是压力山大啊

sv语法支持怎么加？verilog中怎么用sv语法？

换句话说，就是可以用sv和v混合写tb，然后编译的时候加上参数-sv就可以了？

每个ICer自己都要推一次流片成功
特别是不太复杂的数字芯片一次流片成功不难啊

除了显卡、snapdragon这种集成世界的大SoC其他都是不太复杂数字芯片的市场

h264高清解码，网络流量控制，这些没有cpu gpu的芯片，其实也是很复杂的。。。

光是一个264的解码可能不需要soc，
但如果是要支持众多的格式的话必须要soc 了。