高速pipeline ADC设计和测试问题

本人用smic55nm 工艺设计了一个1.2V 80MHz 10bit pipeline ADC, ADC 的10bit数据输出是用的3.3V cmos IO pad， 并且我在芯片上模拟输入信号输入后加了一个20MHz低通滤波器和一个跟随器buffer. 仿真可以达到9.5bit,但是测试结果和仿真相差比较远。 我的ADC共3级, 3.5+3.5+4
1. 如果测试的时候不把片内的20MHz低通滤波器打开，整个ADC量化出来的波形有非常大的锯齿壮噪声叠加在正弦波上，此时enob<5bit
2.如果测试的将片内的20MHz低通滤波器打开，那么ADC量化出来的波形的锯齿壮噪声就会小很多，此时enob接近7bit
3.在打开片内的20MHz低通滤波器打开,对100KHz输入信号ENOB=7bit, 对于8MHz输入信号ENOB=6.5bit
问题如下：
1. 片内的20MHz低通滤波器打开和不打开对ADC的性能影响非常大， 这个是不是因为我用的是3.3V cmos IO, 同时会有10bit数据以80MHz速率进行翻转，可能会将ADC的输入信号干扰到，所以在片内将20MHz低通滤波器打开效果会好点，但是也不能完全去除影响。 我测试出来3.3V IO 上电流大概有25mA. 不知道我这里分析对不对
2.100KHz输入信号ENOB=7bit,这同仿真差的比较远,可能是什么原因?
3.大家做这种高速pipeline ADC, 用什么IO 将ADC 量化bit输出来? 如何防止ADC 量化输出多个bit跳变对输入信号造成干扰?

不知道你的reference是外接的还是内部自己做的？如果reference 的抖动比较大，输出就会很多毛刺

我的reference是内部的产生的，rms jitter测试出来小于8ps,我感觉不是reference clock的jitter比较大

1.enob降低是噪地提高了还是谐波？频谱图什么样的，发个上来吧。
2.IO环有没有分数字环和模拟环，如果有分是用什么样的power cut隔开的？感觉可能是数字输出IO影响到输入pad，但是如果你区分数字环和模拟环的话，应该不至于那么大影响。
3.你的模拟域电源用的是进core的还是即进环又进core的？

测试不要和仿真比，原因太多了，可能你没仿全
比如说你后仿提了R吗？一般提R都仿不动，但是电源上某条线画细了你就挂了。。。
你这个频率的IO用普通cmos IO就行，couple没那么严重的
再多试试调调别的吧，比如调调电源，电流，共模什么的，看看有什么变化
另外测DC正常吗？