如何提高Clock Gating的比例
时间：12-12
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在DC中用descrete方式搭gating cell，出来的结果只有70%，想进一步提升这个比例，如何操作？
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啥叫descrete方式？
我在DC中弄出来的一般都超过90%
discrete就是用DC自己调工艺库的Latch单元做，还有工艺库有integrate的ICG单元
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可以通过工具帮忙实现,比如Calypto公司的powerpro