关于verilog的变量声明

。。。我们有脚本自动产生wire和reg定义。。

这么凶残的功能必须做flow的人写呀。。我们只管用。。。

这个怎么搞的？语义解析？
assign和接到module output上的用wire，
在block里的用reg？
太凶残了。。。

perl
其实没有那么凶残的啦，好多信息你必须提前知道到的，比如input ouput

我不喜欢把所有的assign放一起，甚至把instance放一起的我也很不喜欢。
我都是要用的时候才定义，比如：
wire [7:0] a = b + c ;
连assign都不用，而且你永远都不会忘记声明它。只有output的地方才用下assign。
reg也一样，我都是在always块前定义，怎么会忘记呢，而且写的时候也很容易看bit width。
我们有script来自动生成一些东西的，但是我只用那个来define ports。instance我都是哪儿需要连接的时候放哪儿。
我觉得这样写出来的codes可读性才好！