verilog中能否这样调用？

比如A模块里面想用B模块的值，就在模块A中直接指定到B模块的一个值，比如：if(B.sig1)
或者A模块里面想用B模块的task，就在A中直接使用B.task1
目前见到这样调用的了，不知道是verilog 还是system verilog了。。。。大家帮忙撒~

想用就必须从接口上拉过去
rtl设计需要think in hardware

testbench不也是verilog写的吗?
是不是说语法上没问题,但不可综合?

嗯，这个是在一个大公司的IP的TB里面的看到的，不是设计的Module里面。