LVS问题

dear all，
calibre做的LVS，目前报出若干个hcell不匹配，gds转出的spice nmos的衬底当做port出来了，netlist内部是直接接地的。是哪个流程处理的有问题导致这个状况？有经验的帮忙解释一下，刚接触这个东西，呵呵

查了一些别人之前遇到的类似问题，
当前情况是，tapcell距离是合理的，没有latchup，
有个不确定因素是memory没有拿到GDS，当前做blackbox处理，会不会有pin悬空上的问题导致一些相关cell衬底提取错误？
power switch cell有没有关系呢？

帖个报告看看

那些没比过的HCELL，都是STD CELL吗？
可能是他们的P/G没有接好。
可以同时做一下DRC CHECK，可能对LVS有帮助。
整个芯片是同一个GROUND吗?

内部网络，贴不出来，呵呵；
都是std cell，derive_pg之后还有PG没接好？
DRC check没有问题了；
我做了一个不带memory的design，LVS没有这个问题；

目前拿一个design做flow，同一个ground，还没做到chip级别；

MEMORY之间的STD CELL区域，有P/G吗？
看不到报告只能瞎猜了。
如果是LAYOUT抽出来的PORT多了，那肯定是有OPEN了，按照这个思路找找P/G的OPEN吧。