请问在cadence里如何从电路图生成.v文件
时间：12-12
整理：3721RD
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先cdl出来 然后利用脚本转成.v
还是有工具直接可以转出啊
还是有工具直接可以转出啊
很久没用cadence了， 不过隐约记得 virtuso工具可以import verilog，所以猜想应该也是可以直接export verilog的
谢谢楼上的各位
已经搞清楚了
schematic->tools->simualtion->NC_verilog
可以产生netlist
各个层次的电路图对应的verilog网表相应的cdsxx目录下