Re: FPGA开发DDR控制器的问题
时间：12-12
整理：3721RD
点击：
120M时钟速率时，256M DDR SDRAM连续读出总是遇到问题，如下：
使用xinlix v5 ip core控制DDR SDRAM的数据读写，burst length=4, 数据位宽位64位。测试时一次性写入1-256个数，然后持续的从头到尾连续读这1-256个数。发现开始的时候每2048个时钟周期中有2个连续的13 个rd_data_valid=0的部分，数据也是有中断。
----I don't figure out your meaning. Maybe you said that all the data written in has NOT been missed, and the data read out is all right, but they are NOT continuous, right?
5分钟后，数据1-256种的跳变开始增加,2048个时钟周期大概有1/10的时候会突然跳变11，因此1-256的斜率看上去有变化；这个是什末问题？
另外我产生的地址是按照每4个增加，比如列地址从0,4,8,12,…增加的，是不是在列读到尾的时候，DDR SDRAM需要额外的时间激活新的行地址？
-----I think so. DDR will need more time when edge address is encountered
如果要持续地读DDR的数的话，有什末需要注意的吗？data sheet里面给的不清楚。有没有类似的例子，参考下？
-----A bad but useful solution: use 200M DDR. use a Async FIFO after it. Read FIFO at 120M. Keep FIFO no-empty
使用xinlix v5 ip core控制DDR SDRAM的数据读写，burst length=4, 数据位宽位64位。测试时一次性写入1-256个数，然后持续的从头到尾连续读这1-256个数。发现开始的时候每2048个时钟周期中有2个连续的13 个rd_data_valid=0的部分，数据也是有中断。
----I don't figure out your meaning. Maybe you said that all the data written in has NOT been missed, and the data read out is all right, but they are NOT continuous, right?
5分钟后，数据1-256种的跳变开始增加,2048个时钟周期大概有1/10的时候会突然跳变11，因此1-256的斜率看上去有变化；这个是什末问题？
另外我产生的地址是按照每4个增加，比如列地址从0,4,8,12,…增加的，是不是在列读到尾的时候，DDR SDRAM需要额外的时间激活新的行地址？
-----I think so. DDR will need more time when edge address is encountered
如果要持续地读DDR的数的话，有什末需要注意的吗？data sheet里面给的不清楚。有没有类似的例子，参考下？
-----A bad but useful solution: use 200M DDR. use a Async FIFO after it. Read FIFO at 120M. Keep FIFO no-empty
用的MIG生成的代码吗?建议花些时间把那个代码看懂.以前发现里面很多问题,后来官方也升级了很多次,不知现在稳定了没有.