一些AXI的问题，请高手指点。
时间：12-12
整理：3721RD
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最近在学习AXI总线协议，有一些理解不知是否正确，请高手指点。
1 AW和W通道是独立的，那这样的话是不是就存在这样的发生顺序：
WID0.ADDR - WID1.ADDR - WID1.DATA - WID0.DATA
ID0的transaction地址在ID1之前，但数据在ID1之后。
2 Burst次数为N，AR和AW只发生一次，R和W发生N次，W bresp发生1次。
3 Bresp，是不是slave接成功AW和W的所以访问，就可以回resp还是要等到实际写成功才返回。
谢谢！
1 AW和W通道是独立的，那这样的话是不是就存在这样的发生顺序：
WID0.ADDR - WID1.ADDR - WID1.DATA - WID0.DATA
ID0的transaction地址在ID1之前，但数据在ID1之后。
2 Burst次数为N，AR和AW只发生一次，R和W发生N次，W bresp发生1次。
3 Bresp，是不是slave接成功AW和W的所以访问，就可以回resp还是要等到实际写成功才返回。
谢谢！
对于3，
如果master有必要确认data都写进mem，例如多master share一个mem
那么slv必须设计成，都写进mem才回rsp
protocol上，slv的rdata都回完就可以回rsp