在dc环境中能不能write某个design的空盒子？

能写个部分空的design出来,
current_design xxx
create_ilm
write -f verilog -h -o xxx.v
满足你的需求不？

试过了，有一个奇怪的现象......
如果design为A，下面有A1 A2 A3 A4 A5等若干子module，
    43  create_ilm -identify_only
    44  write -format verilog -o A_bbox.v
结果A_bbox里面还有一层A1的调用关系，其他子module的调用关系没有，这是什么原因造成的？

试着在原先的环境下，report_timing -through A/A2/* -through A/*，然后在反过来报一次，如果都找不到timing path，那么A2在create_ilm时被干掉就是正常的。
同样的方法试试A1，如果A1有timing path，那么A1就应该保留。

还可以这样：
remove_design -h A1
remove_design -h A2
...
remove_design -h A5
write_design -v -h -o xxx.v

有没有什么方法只保留top module，不要下面的调用关系？

top module下面直接梨花的standard cell需要保留吗？

都不需要（包括wire和reg的申明），只要input output inout module endmodule等

这个啊，就算DC能搞定，也要写不少script吧。试试perl吧，几分钟就能搞定。

嗯，以前想过写perl，很简单的事情，也就2~3小时吧。领导的意思是：如果DC可以搞定就省得麻烦  
~~

从你在版上问过的问题看，benckey你涉猎广泛啊，呵呵。
perl的问题是：像我们这种临时写的东东如果不去维护，拿到别的地方也许就出错了，而且出的错也许很久以后在别的地方才能暴露出来啊。

嗯，我自己喜欢这些东西，研究生时期做的一个小电路从RTL到gds（包括一些简单的定制电路），最后流片测试。工作三年，做了2年的前端design，最近一年在做后端相关的事情（PR之前）