有没有小软件可以综合Verilog
时间：12-12
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其实就是一些比较简单的组合逻辑或者是时序逻辑，自己用门搭总是出些小错误，有没有一些简单绿色的软件可以实现这个功能啊，用真值表找到实现逻辑
ise的自带综合工具？
或者synplify的win版。有破解的。