Re: 问一个电流型DAC的问题
工艺第一吧；
结构第二；current steering DAC也有很多结构；
前面分段时的译码电路好像比较重要；
如何解决data dependent的噪声也是个比较重要的问题吧；
个人的观点，不保证正确。
PS：
current-steering DAC输出的负载电阻为啥是1K呢？你的满幅输出电流是多少呢?不
是8.66mA～31.66mA， 20mA typical么？
1K，20p的loaing就决定了你的速度。
从我的经验来看前面数字部分对几百兆的应用没有什么影响。
重点是current dac 输出部分的处理，会对性能有很大影响，
一般来说，1k/20p会限制输出速度。
但如果这个1k/20p是很准的话。通过均衡，带宽可以到很大。
输出部分的处理，具体是指的什么呢？能详细一点吗？
1 因为很多应用好像都是针对50Ω，或者是25Ω，应用中没有容性负载；
2 负载1K，20p，那么输出满幅电流是多少呢？电源电压是多少呢？如果满幅电流过大，
则输出的开关管和电流管很可能进入线性区，那么此时SNR，SFDR性能恶化非常严重；
3 输出电流会对负载电阻及电容充放电，RC充放电原理吧；
4 纯粹从100M的采样率来说（不考虑你提到的非常规负载），0.18的工艺做这个完全没
有问题；
纯粹个人的理解，可能有错。。。不保证正确性。
在你输出load已经设定好的前提下，current cell的设计起主要作用
首先，current cell的精度问题一定要解决，50dB的精度大概要满足3个sigma 0.3%，这个约束条件还比较容易满足。
其次，current cell+sw的输出电阻/负载电阻的比值要达到一定的数量级，所以你的1k电阻就直接把你的输出电阻弄到一个很高的水平，另外，在频率高的时候，还需要考虑cacode管的寄生电容带来的影响。
如这样的负载直接接在输出端，low pass 的截止频率就限制在10MHz，高于此频率的信号会严重损失。
建议采用virtual ground的方式来接负载。
举个例子，你先做一个100M，输出负载为1KOhm/0pF时，所有指标都满足要求，且留出大概20dB余量的DAC。
这个DAC接上20pF电容后，由于大约在8.3M地方存在一个极点，高频特性会衰减很严重。
然后你在DAC之前做一个预处理，先把高频抬升一下，这样整体频率性能就拉平了。
但是牺牲了swing余量，大概牺牲20dB。
还有很多复杂得多的做法，如果负载不准，还需要负载校准，但估计那些暂时i不是你关心的范围。
pad+esd可以小于0.3pF电容
esd可以达到2000V HBM