问个关于ddr接口的问题。
时间：12-12
整理：3721RD
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为什么ddr标准里面 读和写的时候dqs与dq的对齐方式不一样？这样规定的原因是为什么？
我的理解是
送出去的data, memory直接拿dps来sample就可以得到数据.
读的时候,memory发送数据时只有一个clock domain,所以dqs和dq是align的,然后phy里面把dqs再delay一个相位去sample data.