请问一个clock generator的问题 multi-phase，非常感谢啊

假如有某个frequency的clock。
Block1: 希望成产生从100MHz到700MHz的clock,比如说100, 105, 110, 115, 120,
..., 695, 700. digital来控制。
Block2:假如生成了345MHz的clock,想再把它分成32个phase，就是把一个cycle平分
成32分
请问Block1和Block2如何来实现呢?大概需要用到什么？大家给点建议也行：）
多谢！

blk1: PLL with programmable divider.
blk2: DLL

就是同频不同相的多个时钟，按照不同权重比例插值，得到新的时钟相位。

这个似乎不行吧，他只有一个input phase，而且插值出来的也不是square wave了

VCO出来都是多相的，SiN到Square很方便，若对占空比有要求，可以在校准。

如果block1的PLL采用环振，16*N级的，是不是可以省掉DLL啊