soc设计中问题

1)在一般的soc设计中，在系统启动时的reset,clock信号产生有没有一些通用的要求。
比如说在power on之后多久产生子模块的reset，多久之后enable子模块的clock。
2)对于不同的子模块而言,是不是只需要用相同类型reset就可以了，还是需要产生特殊
的reset信号，比如对于dram控制器，mcu.
这方面不知道有没有相关资料可以参考

1.一般系统进入power on状态，等到PLL lock之后就可assert reset同时打开时钟了，
一般reset的时间是宜多不宜少，
2.市面上的一些ip会有一些特殊的需求，不嫌繁琐的话，可以把reset细化，
  另外子模块根据自身工作状态，功能模式等也会有不同的reset需求
.26