我问个关于鉴相器的问题。

Figure 1 是一个鉴相器，A 和 B是输入，
如果A Leads B，那么输出波形如 Figure 2 所示，
A 的上升沿首先触发信号，导致脉冲在QA输出；
但是我发现所谓 A Leads B和起始时间有关，
如果我改变起始时间如 Figure 3 所示，
那么就变成了 A Lags B, B的上升沿首先触发信号，会导致脉冲在QB输出。
那么这么一来，岂不是说鉴相器的输出和起始时间有关？而起始时间又是不可控制的？在真实的PLL电路中，这会不会成为一个问题？为什么？

没关系的，pll总要有一定的建立时间吧，即使第一个周期不对也不会影响建立之后的锁定状态。

你能更详细一点吗？
如果仅仅是第一个周期不对也就无所谓，
可是这个初始错误在后面会怎样得到纠正呢？
我感觉，初始错误会导致CONTROL LOOP完全朝和LOCK相反的方向发展，
有点像OPAMP负反馈环路振荡一样。
这个问题想不清楚。

不会有问题。
锁定过程等效为输入一个 step phase error

其实也不能说电路不对，应该是初始状态不对，本来你认为是A leads B一个相位phi的，现在电路自己认为A lags B相位2pi-phi，pll的feedback本来是将phi通过QA纠回来，现在是通过QB纠的......

没有问题，你改变了起始时间后
的确就从A leads B变成了A lags B了，没有错的
第二和第三副图就是两种不同的情况，一个触发Qb一个触发Qa理所当然
而不是你认为的一种情况，却因为起始时间的选取而导致了不同的响应
第二附图PFD的作用是让B的相位提前，最终达到锁相
第三附图PFD的作用是让B的相位延后，最终达到锁相
最终都能稳定地，只是稳定的过程不一样

是有这种情况产生，但是不会产生很大的问题。
这个是PFD，它还会对频率进行检测。
无论哪种情况，都会最后锁定。
如果用在DLL中，这种问题就比较重要了。