CDR中的VCO

VCO的特性是震荡频率随电压改变，
但是CDR对PLL的要求是不仅震荡频率要和DATA的速率相等，
而且相对相位要保持在一个设定值上，使得采样总是在最佳点上。
但是VCO只能改变频率，当相位不符合要求而频率相等时，即使鉴相器给出了一个电压，怎么能改变相位呢？

PLL is Phase Lock Loop rather than Frequency Lock Loop. Maybe adding fixed-offset Icp as to add fixed-offset phase error between input data and PLL output will be helpful to u.

频率是加速度，相位是速度。如果你开车想追上前面跟你同速度的车，
踩踩油门就跟上了。

如果相位是距离，
频率是速度，
踩油门提高速度可以追上，
但是追上了以后你还得减速是不是？

我不是设计芯片的，是做光通信的，只是想理解CDR的原理。
通信原理里面讲“位同步”，是这样描述数字锁相：
假设时钟和信号同速率，但是位相差不在最佳点（但是恒定），就通过一些门电路产生这样的效果：如果时钟超前就扣除一个PULSE，如果位相落后就增加一个PULSE，直到位相对准。
这和CDR芯片用VCO的原理大相径庭。而且VCO给我感觉只能对准频率。

相位是频率的积分，频率的波动可以改变相位。

我偏WDM，不过粗浅的解释一下。
JITTER通过眼图仪可以看到，眼图仪本质上就是示波器，如果没有JITTER，波形的过零点应该就是一个点，但是有JITTER，过零的是一个区域而不是一个点。指标可以在网上查一下。

1：首先区别CDR的PD不是普通PLL的PFD
2：闭环回路是处在某个动态平衡/稳定的过程，相位差也可以通过闭环的VCO校正。

我记得PLL里面应该有个积分器吧，使得相差-电压的转换增益为无穷大，
这样锁相的时候相位误差可以缩小致零。