再问几个问题~.~

1.how to control clock skew?
a.get balanced clock tree
b.decrease the fanout
c.add clock buffer evenly
d.decrease clock latency
2.what cause cell delay?
a.input-pin transition time
b.output-pin capacitance.
c.output-pin resistance
d.a&b
e.b&c
3.why need i/o pads for each chip?
a.esd protection
b.voltage level shift
c.latch-up prevention
d.a&c
e.a&b&c

我认为答案是1。c 2。e 3。e
不知道对不？谢谢啦

1. c
2. d
3. e

我也觉得有疑问,我觉得是因为esd的原因io用的厚栅,所以用高压,需要一个shift,但这不是io的原因吧,师兄说现在板级都是比较高的电压,所以需要shift

因为你内部电压可能是1.2V，但是输出需要3.3V？

但是现在的逻辑分析仪都可以设置啊,fpga也可以调,是因为噪声容限?

我做梦的时候也想到这个问题了
作P&R的时候先要排PAD,PAD上的的VDD有两种的，一种是给IO供电的3.3V电压，一种是给core供电的，.18的时候用的是1.8V电压

这不叫volt shift，保证pad vdd高于内部vdd是esd的需要吧。