DDR2布线时的拉线方法探讨

在进行DDR布线的时候，为了方面与CPU拉线，我采用打乱数据线的办法，我觉得要遵守以下原则：

1）组内的数据线可以任意改变顺序，例如DR芯片的：DQ0,DQ1,DQ2,DQ3,DQ4,DQ5,DQ6,DQ7可以与采取任何顺序与CPU的D0-7连接，

这样就方便了绕线。

2）每组之间也可以调整，注意：是以组为单位调整。

3）每组之间的信号不能调整，例如：D0和D15不能调整，主要是跨组了。

我以前布SRAM的时候，就这样处理的，我认为DDR应该也是一样的。

对.

good good

学习了

是这样的，关键是一组8位数据的约束。

恩，学习了，真关键啊

对,我在进行DDR2 layout时也是这样走的。

DDR的走线要求要不普通的RAM要求高很多,毕竟速率在那地方,不严格按照规定来,到时候很可能会跑不起来.

DDR的走线要求要不普通的RAM要求高很多,毕竟速率在那地方,不严格按照规定来,到时候很可能会跑不起来.

好像DDR的都是可以按这种规则走的呀.

DDR的控制脚包括130个信号，并且提供直接的 信号接口连接内存子系统 这些信号 根据信号的种类 可以分为不同的信号组

其中 数据组的分组 应该以每个字节通道来划分

恩，不错。学习了！

对的！是这样的.

Good  action ！

嗯，组与组交换，组内顺序可以调换，从原则上来讲应该可以吧

恩，学习了，

学习了！

必须的~我刚开始走的时候还不知道这些呢~

还没打乱顺序过。

还没打乱顺序过。

GDDR3/GDDR5好角也有此特性，其实我想是不是跟DDRx的内部结构有关
其实读入与读出来还是按照你写入的方法进入的，读出来也一样
但是对于组与组之间是要做具体要求
之前我也是不太懂之方面，后来面试失败过一次后，才发现这个问题
呵呵，其实这样走线的话，会容易很多,关键在于时序的控制吧不过在走之前，我觉得还是好好的主芯片或MMU的内容看一下，做到可靠一点

又学到一点，谢谢！

确实是好好的技巧！
其实就是类似于逻辑空间和物理空间的映射关系，从理论上是没有问题的！

我还想问问地址线能不能也交换呢?

除组内数据线交换，组与组也可以互换，注意对应的DQS,/DQS,DM也要互换。