第一次完成DDR布板，请指正。

1）两块DDR2  16位。采取T型方法：也就甲芯片的A0与乙芯片的A0相连，然后再连线中间引回CPU的DDR地址线。（这样理解对吗?）

2）每一组内的数据线、DM、DQS等长，以DQS为目标，误差正负20mil

3)地址线、命令线等每进行等长处理。我有一个担心：因为板子面积太小，走线不好走，所以，地址线长度差异挺大的，最大差异在700多mil

4)差分时钟信号按照3）中最长的信号线进行等长处理的。大约2800mil

第一次接触DDR2布线，心里老是放心不下。请各位指点。

DDR2的走线基本上由桥片平台决定，一般地址、控制线长度差在1000mil是OK的，数据线是参考基准线（组内匹配即可）。
一定要注意IC中的pin delay，否则白做匹配。

尽量参照公版设计。

我曾见过一块板子，DDR的等长线的误差在0。01MIL，我真是想像不出，这个等长线是怎么走出来的，布板的人太强大了。

DQS 对CLK也是有等长的要求的。

我布过的板子差不多                                                                                                                                                                                                            .

我感觉串扰也很关键，不是只顾着等长。还有个odt信号不是很理解，不知道有没有哪位可以指点一下

这样的布线，是好难，板子的面积太小这样布线也是很高的水平了！
所以我要好好学习，还有很多要学习的 东西！

学习中，还是单片DDR比较简单                                                                                                                                     .

地址线T型结构，时钟信号走星型。

所谓ODT，是
在DRAM内部有终端电阻，DRAM是主动的状态的时候启动ODT，是待机状态的时
候ODT关闭的机能。

学习了，谢谢~~~~

学习中.谢谢小编~

学习者、、、、、、、、、、、、、、

学习了！

小编，能否把ＰＣＢ　也上传上来看看

学习中，谢谢分享