大家都是怎么在仿真前判定那些信号是可能产生串扰的呀？

如题

高手都来说说

谢谢

没有人来解说一下吗?这个问题困扰了我挺久的了

在此恳请高手来说说

只要有电磁场的交互，所有的高速信号都会产生串扰，可大可小，

在走线时要适当处理以尽量避免串扰

那就是说只要是高速信号都要考虑了?

没有关键性的吗?

就目前的pcb设计经验来说，pcb设计主要保证时钟，高速线的信号质量。

可以通过hspice软件仿真。

以下是引用terryw在2005-9-26 8:48:42的发言：

如题

高手都来说说

谢谢

呵呵，你这个题目可大了。

串扰无处不在，有的串扰是能容忍的，而有的是不能容忍的。只要网络之间有场的耦合，就有串扰存在，一般只关心距离最近网络间的串扰，尤其是相互之间耦合长度长的网络间，串扰设计的目的，就是把所有的串扰降低到各个互连的电路都能容忍的程度。

好大一张网，里面的针该怎么开始捞呢?

简单的说高速信号线还有时钟线之间要保持一定的间距

多数的参考资料上采用3w 4w(W代表线宽)原则,来避免crosstalk.但实际操作有时候不能完全按照规则来实现,这个时候要做一些必要的取舍,尽量保证重要的,速率高的信号线不受其它干扰

不要让相邻的上下两层,高速线或时钟线上下平行,这样的crosstalk将大于同层相邻平行的情况

因为相邻的信号叠层之间的物理间距是非常小的,+ - 4mil左右

一般情况下我是这么理解的

另外,要避免跨"分割"连接,跨分割区域连接会使电磁辐射和串扰都急剧增加.哪怕只一跟线

谢谢各位

THINKS

thank you！

高速、并行走线的信号