和大家探讨S3C2440信号过冲问题，也讲讲自己的经验吧

先提出问题，再介绍经验啊。
1、2440与sdram之间的数据总线其实是需要端接匹配的，否则，过冲很大！问题是：空间、结构等限制了我们去端接32位数据总线，要知道，数据总线是双向的，端接恐怕需要16个小租排！所以，数据信号的过冲，包括地址、控制信号的过冲，到底会对我们系统和芯片寿命产生多大的影响?到底有无一个比较科学的、权威的指标对进行评价?这个，恐怕是需要牛人出来讲讲了！
2、很多2440板没有端接这32位数据总线，也没有端接诸如wbe0、wbe1、wbe2、wbe3和scke！其实，这些信号的过冲都非常大！一旦要都端接，恐怕电路板面积会增大很多，成本、可靠性等指标恐怕会恶化！牛人们需要介绍一下，如何在信号SI、可靠性、成本之间找到均衡点的呀！

3、一般LVTTL级别的芯片，其IO口都是耐压达到甚至超过5V电平的。如三星的SDRAM的IO口，其最大允许电压在-0.5~6.5V之间。当然，过冲大，如达到4V了，它可能会造成EMI、串扰方面的问题，但是会影响到芯片的寿命吗?尤其是会影响到系统的可靠性、稳定性吗?
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下面介绍介绍我的经验：
2440的外频一般为133MHz，信号的上升沿小于1ns（这个和总线驱动有一定关系，但并不明显。一般把总线驱动电流设置在中间档就可以了。呵呵，保守思维模式。），而我们地址、数据、控制总线布线的长度往往在2000~4000mil！对于FR4板材，按照传输线的效应，当传输线时间延迟大于20%的上升时间，即0.2ns（相当于1200mil），就一定要考虑端接！
可以看出，我们的2440的信号是需要端接的。端接哪些信号呢?
首先，是和SDRAM相连的所有地址总线、控制总线
1、端接电阻多大合适?有经验的人，一般先取22欧姆，放在2440的旁边，然后，等板子回来再调电阻。这个方法可行！需要测试配合即可。其实，最终是电路板的制造和电路板布局、设计决定的。感兴趣的人，可以找到HyperLynx仿真一下。发现，通常，波阻抗50欧姆带状线，取22欧姆的端接电阻就OK啦！
-----不过，我们电路板此次也发现了问题，47欧姆端接任然过冲超过10%！和仿真相差遥远！恐怕是制版环节出现了问题。但是，我们系统跑起来仍然是很稳定的，这是不幸中的万幸吧！
2、对于32位数据总线，是最头疼的。安我们的控制指标，+/-330mV过冲，显然全部是超标不合格。但是，如果全部匹配，又使得整个电路板庞大，实在是没有必要。所以，目前，只能忍受这种过冲了！
-----不知道，又没有因为过冲而损坏掉sdram芯片的?或者，造成其它问题的，大家都谈谈吧

3、arm与sdram之间的走线，相信不是什么新鲜的，一般地址总线和时钟等控制信号采用“H”走线。而经过总线buffer之后的地址、数据总线一般采用菊花链的形式（我是说的arm系统！上GHz的系统，恐怕需要仔细仿真，才能决定是星型还是菊花链，或者其它形式！）

呵呵 有貌似广告的嫌疑 不过既然花了些心思作整理 我也给些建议

1. 要不要端接,首先是看芯片接口用的是什么标准,如TTL,HSTL,LVDS等等 有些接口标准指定了一定要端接,这个可以参看相关的JEDEC/IEEE标准

2. 过冲,应该是可以通过改善匹配而减少的,全部匹配一定会导致电路板庞大吗? 不见得, 首先在选取芯片时就要注意这个问题,其次,匹配也有很多手段 自己可以找书看

3. 高速信号的走线,尽量避免星型或菊花链,理由很简单,因为任何有效的线宽都会导致信号的反射,当然,可以依赖仿真来进行评估

对信号过冲的多少有规定吗?我怎么没有见到，ls能否说得清楚些?

此外，我知道有很多匹配方法，也正在用仿真工具。但是，往往是选择源端串电阻方式有效，这一点通过实际和通过仿真的效果都一样。其他的端接方式一般都没有用，如二极管箝位、阻容端接，复杂而又不实用。

很想知道过冲到底会有多么大的损害作用！

 此外，您说得高速信号到底有多高，能否说的详细些?

如果是数据、地址总线，外挂一堆外围，您一般如何走线?“不无道理”既不用菊花链，也不用星形，让我还真不知道该用什么方式了。

呵呵

难到信号过冲对系统的影响真的就无人能做出合理的评论吗?否则，大家为什么非要匹配?因为不匹配，我的系统运行仍然很稳定！

俺一致都是潜水的，看lz这么想知道这个问题，我就解释一下吧。

关于仿真：首先供应商的模型必须校验，这个要看供应商是否支持你的校验了。一般需要他们提供IBIS和SPICE，在同一个参考负载下的仿真结果的对比。此外仿真的阻抗是要事先计算好板子上的阻抗，不能简单的用50ohm。此外驱动力的设置，不是选中间值最好，这个严重依赖负载和走线的策略。最好仿真确定。

关于过冲

1）功耗：动态电流会变大。会引起一系列的PI问题。这个对于SDRAM这样IO线很多的interface比如主办的dimm条，危险很大，会引起一些很难复现或者依赖数据内容的错误。如果是PDS issue,调整去耦电容有时候能解决问题，如果是SSN，那就挂了，加电容也不一定有用。

此外散热怎么搞，还要和thermal的工程师商量。

2)  EMI：过冲大，一般都是边沿很快的，所以串扰什么的很大。如果ringback的margin足够大，那还好，要是板子上有audio和RF，比如手机，EMI会很难搞定的，需要注意的是，EMI不仅仅会来自信号线本身，也能来自于PDS，可能是传导也可能是辐射。

3) timing:反射引起的振荡，特别是ringback 超出vih和vil的时候会早成timing的问题。

4) 可靠性：这个估计是小编想知道的。过冲的问题有两种：clamp diode击穿或者degrating；氧化层击穿。

这两个问题都与以下因素相关：过冲的max值，过冲的duration time，过冲的频率。但是对可靠性影响有多大?换句话说failure rate有多大，那就是和供应商的工艺相关了，比如TI的GS60 1.8V COMS工艺，对于1.23V的过冲，2ns duration，40MHz可以保证failure rate 如何如何（有保密协议不方便透露）。不同的过冲max，duration time和频率下有不同的failure rate。

但是不是每个供应商都有能力或者意愿提供类似的数据的。所以你逼问一下他们，他们通常只会提供一个比较保守的值，比如30%Vcc没有问题，那就是说在通常的duration time和正常的工作频率下都可以保证很小的failure rate，这个值有时候会在spec中的DC/AC electrical parmeter中的vih，vil部分提供一下 。否则，可以从spec上的absolute maximum rating的参数上，可以估计一下。

非常感谢高手能指点迷津。

实际上，的确是仿真结果和实测结果有比较大的差异。这才想到，难道过冲那么可怕么?我的板子虽有过冲，3.3V系统，信号过冲到4.1V左右，连续运行几天没有问题，而且也外加很多干扰（静电、脉冲群、浪涌）测试、高低温环境测试，都没有发生问题。

如果端接电阻，的确会影响到线路板的整个布局，尤其对于数据总线，芯片两端都端接，是一件很痛苦的事情，CPU为bga的封装，根本就不允许再有空间放置租排了！

目前，外围器件的数据总线上加了RC，仿真效果不错，但实测效果如何，大家等我的结果吧。

我讲讲我个人的一些经验：

一年之前，我使用的是2410,对整板测试过程中发现，过钟均在15%~25%，增加了22欧姆匹配电阻，测试结果一样。

今年，使用了2416，设计中，注意了走线长度，控制在1200mil以内，加上22欧姆匹配电阻，测试结果基本满足过冲在10%。

按说，2416的速度较2410快，信号完整性应该较差，实际效果较理想；因此，建议，特别要注意走线长度，走线长，电阻加上和没有加上，测试结果是一样的。

呵呵，2410的demo板一般都没有发现有22欧姆匹配的。我们公司大批在这样使用，没有发现问题。恐怕也是过冲的，只是没有严格测试而已。过几天，测测，看看情况，再聊。

但2440的确过冲很大。1200mil的走线长度并不容易实现呀。2416的封装是0.65pinch的，国内目前做这么小的pinch没有什么问题了吧?