DDR II layout 求教高手

只是重点注意了DDR或者是DDR的VERF电压，CLK走线之类的。 对DDR数据线没有做严格的等长，

我不知道这样会对电路具体造成什么影响。

请教了很多高手，回答也基本上比较笼统，都说是会影响系统的稳定性，和兼容性。

其中有为老同事说，跑在333M 的DDRII，等长应该控制在1000mil之内，理论上是可以工作的，而最好控制在300mil之内。

我不知道这个数据是怎么来的，而好多DDR layout 指导上都说，等长应该控制在25mil之内，千篇一律，几乎所有的指导都这么说

可事实上，不控制在25mil之内也能跑，而且我已经大批量出货。

求助高手，能给我把这个心结处理一下，多谢了。

据说DDR II的布线还有长线和短线一说，长线就是要严格等长，短线的意思是将DDRII与主芯片靠的很近，用最短的线连起来即可，

不需要做严格的等长。

333M 周期为 3000ps，DDR方式其理论数据窗口为1500ps，，理论上1000mil的走线会带来180ps的延时，所以不会对数据窗口产生太大的影响。要求控制在25mil以内，是为了让其数据窗口尽可能大，以保证控制器可靠采样。

多谢高手指点，那么您所提到的1500PS是周期的二分之一吧? 

1000mil的走线带来180ps的延时是怎么计算的?

我没有那么精确理论基础，当初做过的数据线等长是误差2mil，呵呵，还好只做一个芯片的，其他就copy就可以了。

牛人啊！～～～

还望高手再来指点一下，我又对比了很多厂家、很多工程师的PCB，

做等长的规则各不一样。 其中有一块板子是DQ和DQS都做了严格等长了。   CLK很DQ之间没有做等长，而且差了1300mil

地址线和控制线与CLK做了等长了。

有的方案是所有的线做最严格的等长。

何解?  如何学习和补充这方面的知识?

ddr的DQ数据采样是跟DQS对齐的，而不是跟CK时钟信号，所以DQ、DQS和DM要做等长，而CK时钟信号是给地址和控制信号对齐用的，所以时钟、地址和控制线要做等长，不过我怎么做都没有楼上的那个水平。同时也请教关于1000mil传输要180ps的问题，铜的传输速度约为空中光速的三分之二，这样算大概传输延时只有130ps左右。

对啊，希望高手多参与回复，把我们这些初学者的疑问打消。多谢了。

另外，楼上（xyw2009）

据说地址线的等长要求不是很严格，您觉得应该在多少个mil之内就没有问题?

有个工程师告诉我是在1000mil之内都不会有问题。

1000mil的走线带来180ps的延时是怎么计算的?

介质中电磁波速度：V=C/sqrt(εrμr)。

C：真空中光速  ε： 相对介电常数  μ：相对磁导率

C=2.99*E8=12000mil/ns        FR4材料μ约=1，ε约=4。

所以信号速度约6000mil/ns

学习先

我想问一下，在计算信号传输时间的时候不需要考虑信号线的寄生电感和寄生电容么?

谢了，看下

呵呵，要说这个问题啊。还是先看看DDR II的协议吧。至少应该知道时序，然后就是防止反弹的问题了，呵呵对于1000Mil 的说法也很简单他的意思是1000mil呢信号是在上升沿时间的，这个时候有反弹也会被抵消。你自己动手算下就可以了，1000mil/ V（信号速度）<= 1/(10*333)X10的6次方。应该不难吧

多谢热心人的指点，我的板子终于做回来了，跑的还比较正常，DARM的数据窗口也很好。

我主要遵循了一下几点：

1） 组内DQ和DQS做了严格的等长，因为他们是源同步。

2） 地址线和CMD线没有严格的与CLK做等长，误差在500mil之内，因为他们是公共时钟同步。

3）主要是增大了线距， 线距对信号完整性的影响最明显，串扰与线距成反比。而因为有ODT，所以信号反射的可能性大大降低。

不知道我总结的对不对?

同意楼上的提议！

不同主芯片的pin脚延时可能不一样，这样要求会有所差异。

一组dq和dqs肯定是要等长的，不同组之间可以不用那么严格。

另外是分平面，例如一般是addr一个平面，数据一个平面，时钟一个平面，这样用平面防止串扰更好

还有，信号对应镜像面的要求。

DQ DQS 和时钟确保以GND为镜像面。地址和控制信号的要求不那么严，可以电源平面为镜像面。

注意以电源平面为镜像面时不要跨分割，否则回引起问题的。

受教了