请教Winworm关于S Parameter 中Port Impedance 设置的问题

     对于同一个DUT， 如果Port Impedance 设置不一样所得的S Parameter 是不一样的，问题在于将这些不同Port Impedance状况下所得的S Parameter Model使用在同一个特定的系统中仿真，Time Domain上能否得到同一样的仿真结果或所得结果都能与直接使用实际DUT的SPICE Model所得的仿真结果相靠近呢?（毕竟S Parameter中包含了Port Impedance的信息）
      从使用CADENCE PCB SI 的仿真结果来看，答案是否定的。(在SIGXP中使用一段TL建模，搭建拓扑进行仿真比较就可以知道了……）
      那当Extract S Parameter 时该如何设置Port Impedance，才能保证该DUT 的 S Model 在某实际系统中的仿真结果能与该DUT的SPICE model在Time Domain上仿真结果相靠近?

很好的一个问题。

S参数模型中的数据点都是经过归一化后的值，端口阻抗就是归一化时的参考阻抗。采用不同的端口阻抗归一化，尽管数据点不同，但实际上得到的S参数模型是一样的，一旦把这些不同的S参数模型重新用同一个端口阻抗归一化，你会发现这些S参数模型的曲线会完全重合。

你所得到的否定的结论，是不正确的。

更一般的，提取模型时的端口阻抗是没有限制的，你完全可以定义为50欧姆之外的值。为什么VNA都定义为50欧姆，这是因为绝大多数互连系统都是50欧姆，在测试系统与互连系统的端口阻抗匹配情况下，测量误差小。

    首先非常感谢Winworm的热情解答~~

其实，就个人理解上而言，我也同意Winworm的意见，同一个DUT使用不同的Port Impedance Extract 出来的S model在Time Domain中进行使用时，的确应该与归一化阻抗无关才合乎常理。但是在Cadence中仿真的确会得到不同的结果。（比如：以一段Microstirp为例，使用不同的Port Impedance 得到不同的S Parameter 封包模型，再分别将这些不同的S Parameter 封包模型用在某一个特定的拓扑中仿真与直接使用该段Microstirp在同一个拓扑中仿真所得波形相比较，会在Time Domain上得到各条不相吻合的波形曲线。）不知道这是Cadence 软件的问题，还是有什么需要注意的事项?