622M时钟信号线求助！

各位大虾，初次布高速时钟线，我的lvds差分时钟线从芯片出来波形很好，经过AC 耦合波形也很好，

可是到达fpga时，信号测不到了，线长2000多mil，也按数据手册上在接收端上下拉和阻抗匹配了了。那位大哥给个

提示，大概是什么原因造成的，谢谢了

LVDS线是低压差分线，建议尽量短

TTL线长一点无所谓

2000mil不算长,我布过HT总线10000多的都没问题

谢谢楼上的，我中间过了两个过孔，大小10个mil。由于不会仿真，也没有做

不知是不是有什么影响，到底长度有没有很大影响，楼上的两位说的好像矛盾。那位

还有解释给点帮助，谢谢了

AC耦合?怎么耦合的?
  还有你的测试方法对不对?

就是经过0.01u的电容耦合，测试用示波器，驱动端很好的波形，经过电容另一端也是很好的波形。

到达fpga后，就成杂波了。我是在fpga一端刮开铜皮量的。

看看FPGA的输入阻抗?

你能给出这部分的电路原理图吗，可以看看哪里出问题了

还有啊，你的FPGA的管脚配制成LVDS模式了吗?

首先确定一下你的测试方法还有你的测试探头是否满足要求！你的AC耦合放在那一端?你要看看FPGA一端的输入电平是什么?按照你说的上下拉，感觉有点变换电平了！如LVDS变成CML了?

你的lvds终端有没有串匹配电阻，100ohm的试试