请教DDR2内存接口地址线的时序策略

最近在做板子有DDR2 SDRAM接口, 控制器驱动2片DDR2 SDRAM, 在时序设计中是按照一驱一方式计算的. 但布线时地址和控制信号线是一驱二的(走T型), 从分叉点到2片SDRAM是等长的(约1 英寸). 考虑到一驱二是要考虑信号衰减问题, 为了保障时序可靠, 必须对地址走线总长度进行调整(我认为是调短些).

问题是: 我不知道如何去计算需要调短所长? 或通过什么工具进行这方面的时序仿真?如何仿真?

3X

等了一天了,难道没有人解说一下吧. 我想对曾经做过的人不难吧,能否赐教?哈哈.

1inch注意等长就可以了，时延不是问题

1inch是指什么?

我也知道保证1 INCH等长是OK的,毕竟频率不高,但若要认真计算时序,要如何处理?

首先要通过仿真确定两片负载对于一片负载来说会带来多大的时间延时，然后在计算的基础上让时钟信号（时钟是一驱一时）布长一点，多出来的长度基本是负载效应造成的长度就可以了。

Sophia, 你说到了点子上,我目前的困境就是如何做仿真? 按照什么方法确定两片负载对于一片负载来说会带来的时间延时?

请继续指点.多谢

我也在做一个带ddr2的系统

     对这个很不明白，希望高手能出来解释一下

这个比较简单，用allegro仿真看看就可以了，线之间100mil都是可以接受的。曾经做过36个DDR2的。还有现在的仿真都是没有考虑芯片内部走线的情况下进行的。

DDRII 的仿真是相对简单的。Address/CMD信号和CLK之间的skew在控制器端是可以调整的。可以通过仿真看相位的关系。

所以更多是关注地址信号的质量问题。

建议做这部分仿真的朋友还是先看看控制器的寄存器，其实里面很多参数都是可调的！特别是地址、命令、控制信号与接口时钟之间的关系！