还是差分信号布线的问题

高手们，大家好！有个问题请教一下：

　　都说差分信号走线要尽量短些,平行,长度尽量一致,而且间距尽量小,但是有时候根本不可能做到,比如我现在就遇到这种情况VPECL电平发送,LVDS电平接收,采用直流耦合,那么这每一根差分线的中间必须串一个电阻,电阻那么大，根本不可能保持两根差分线平行了.这种情况下对信号的完整性影响大吗?还有一点,一个芯片上的差分接口在布板时上面是P,下面是N,而接收芯片的上面是N,而下面是P,这样的话,只有把一条线打个过孔过去了,这样又破坏了信号的完整性和阻抗的连续性,不知道影响大不大,做出来的板子能不能用?

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怎么没人帮人忙啊?

差分线主要是以延时同步来传送信号的，看了你说的，个人觉的首先要保证差分信号的延时同步，在接入电阻的时候间距是不可避免的，问题不大，第二点没有看懂是什么意思。

1.Differential Pair原理是receive端判断+/-差,所以对长度匹配的要求高于间距,当然能做到等距是最好的,LVDS在末端串一个电阻造成的间距问题比不串电阻完全等距的效果要好,

2.P/N和N/P的交叉,打个VIA也是常有的事,打个VIA就同理于暂时性的走线间距不等和影响阻抗的一些不匹配,影响不到10%,所以也无大碍,如果差分线的速率上10G,那在Plane层你打VIA的地方挖空,从Anti-pad开始算,挖掉30mil.

注意,电平转换的匹配电阻的位置一定要摆放好,差分信号的间距在布线的时候尽量保持一致,在开始和最后有一小段不一致基本没有关系.

但是长度一定要控制一致,信号速率越要,误差要求越小