请问我的ddr布线哪里有问题？

芯片启动开始正常 ，然后就无反应了 怀疑是ddr芯片布线的问题 请大侠看一下 谢谢了

看你的时钟线

我做过的DDR数据线地址线是一定要通过走蛇行线保证长度一致，匹配时序de,建议小编考虑

如果是SDRAM的话,应该没有什么问题,但是还是建议地址信号走成树型拓扑.

如果是DDR的话,不但地址拓扑要改,而且数据信号的串扰(起码8BIT间的线间距要考虑)没有考虑,时序也没有考虑,是多层板的话数据信号为什么不走内层呢

同意vinjara的说法,不过可能你还要注意,数据线与地址线分开

我想问一下这是DDR布线还是SDRAM布线?现在用这种封装的应该不会是DDR吧?

我建议将上面的那个器件放到下面那个器件的左边，二个器件如果能放在同一面就放在同一面去布线，再重新定位一下他们和CPU的位置，你会觉得很爽。至少可以少打很多孔，这是我的一些建议。

等长一点都没做啊！

我看好像是两个sdram扩展32位，频率应该不超过166m，不知道那根是时钟线?

不过我觉得布线没问题！

应该没问题吧,我这样布过SDRAM的,工作没问题.还是4层的

我有一块DDR400的板的地址线就是走成这种T型线的，没什么影响，注意两个BAR差不多长就行了，好像一些手册上推荐的地址线拓扑就是这样的，不知树型该怎么走?

我看图中，等长线好像没做，如果线很短，应该还可以的，但不能保证稳定性，最好还是等长。

另外，另外一个DDR好像没时钟终端匹配电阻。

关于间隔，我在板上做的是6mil线宽，6mil间隔，数据线由于有蛇形线，平行的距离不会太长，而地址线就有相对较长的平行距离了，我想同图上的地址线差不多长了，也能正常运行。

应该和等长没太大的关系,降低频率试下

看来还是没有做数据线等长才造成的！

兄弟我碰到过此问题．需要串接一个电阻保证信号的完整性．

这分明是SDRAM，布线是没问题的

DDR的差分时钟怎么做的?

SOP66的DDR时钟应该是45、46脚，看你的这对时钟完全没有经过处理啊?

感觉这个时钟的匹配问题比较大，末端匹配电阻怎么做到?怎么看着像两个电阻，前面两个串阻没有必要

右边器件应该是FPGA吧?I/O分配也是个问题

这两个是ddr芯片，右边的是编码芯片。 这个板子上也有sdram， 工作良好。

后来我们给地址数据加了源端匹配，也没有作等长匹配，工作就可以了。

学习....

布线应该没问题,首先看上去他的走线并不长,地址线基本长度差不多,数据线也ok,因此本人估计是时钟的问题,小编可以加端接试试

有做过前仿真吗?等长和阻抗控制呢?附件是我设计的板卡ddr部分，已大批量投产，用于工业控制设备。

时钟要走成那样吗?呵呵