请教一个关于ddr的问题

想请教一下DDR芯片的时钟线、数据线、地址线在布线上有些什么要求。看坛子里面的一些帖子说要走等长线，想问一下这个等长线的误差应该在多少之内，是怎么计算出来的。还有就是数据线的长度与地址线和时钟线的长度有什么关系。

另外还有一个问题就是匹配电阻的接法，看一些资料SSTL2规范的输出与输入匹配方法是不一样的，对于数据线这样的双向信号线来说应该如何做匹配呢?XILINX的DCI能不能解决?

谢谢了。

ni ye shuo de tai jiandan le a

等长是需要通过时序计算的.

匹配是要通过仿真的

等长线的误差是按走线频率算的,大概1.25G为50MIL

楼上的,等长的误差怎么是按照[频率定的呢

不应该说是按照频率,是应该按照数据读写时序裕量,当然会和频率有关系,频率高了,周期短,ISI的开支加大,留给走线的SKREW,就应该减小,也就是说等长要求就更严格

和芯片的参数也有关系

查一下driver和reciever的芯片资料,根据周期,抖动时间等算出最大最小flight time,匹配一般优选串联匹配,仿真一下匹配电阻值

看芯片的资料，按资料的要求去做就OK，一般资料要求很苛刻，没有这个必要，等长误差在100mil都是可以的

哦