DDR SDRAM问题请教

POWERPC 440 +DDR SDRAM CHIPSET

布线规则基本达到参考设计要求：

1个BANK 64BIT 采用8BITX8片设计，时钟害怕扇出不够增加了锁相环BUFFER。基本布线规则如下：

1、所有地址走线为星型走线，每片到CPU长度等长，误差小于50MIL，总长小于4500MIL；

2、所有片的数据线+DQS+DQM等长，同层走线，过孔换层后也是同层，串行匹配电阻靠近DDR SDRAM（参考设计要求）；

3、所有时钟从BUFFER输出等长，但是布线时忘记算了CPU到PLL的长度，导致锁相位的反馈线没有饶线，时钟总长度超出数据相位接近5000MIL（FR4普通板材）；

4、数据地址以及其它控制信号总长度相同，误差小于50MIL。

5、DDR信号线阻抗内层50欧姆，表层55欧姆。时钟差分信号阻抗100欧姆，端接120欧姆平衡电阻匹配。

目前的调试情况为：生产16PCS，有5PCS在进行内存测试时出现问题。

问题描述为：当整个内存写入随机数，然后翻转，此时会有1个DDR SDRAM出错，每个出错的板卡随机翻转的数据不同，比如一个板是写入0X77FF8800然后翻转为0X880077FF时出错，出错一般是某个数据位在写入特定值后无法翻转。更换一片DDR SDRAM后问题排除。但是目前出现问题的5PCS中有4片都是同一个DDR SDRAM片子。

目前颗粒采用的是MT46V64M8。采购说渠道应该没有问题。不过采购量很小，只买了200片。

请诸位大侠帮助分析下，究竟是否可以归结为SDRAM IC本身的问题?谢谢！

请问是几层板，可能是串扰原因。

通过过孔换层后的走线层和原来的走线层的参考平面层是否同一个?否则信号换层过孔就近要打地空，或是加电容

板层是12层，从CPU出来走内层，参考平面是3V3电源平面，到串行电阻位置加过孔换层到底层，参考平面是1V5电源。

12层板 都不搞个地层作参考

绝对有的啊

先看看stackup, 如果没有问题,那就是Timing问题了.

可以肯定就是时序问题了，也就是你的时钟布线问题。DDR的时钟注意三点：

1 如果直接驱动DDR颗粒，那CLK布线长度和DQ、DQS等要等长，（一般情况下）最大不能超过500mil，在133M下。

2 如果通过一个时钟Buffer扇出，那Clk的有效长度应该是如下因素的总和：经过Buffer前后的总的布线长度和Buffer本身的Delay。

3 当使用时钟Buffer或者DDR Controller内部需要外部反馈时钟做参考时，根据具体情况处理。一种是尽可能短的反馈，一种是等长反馈路径。