为什么我用add line设置anti etch时总违反间距规则？

间距规则已经设成0了。还有放置安装孔后一添加route keepout就出错，说什么thru pin to route keepout 间距不对，这个间距规则也设成0了。为什么?

先了解清楚Allegro的规则判断方式和route keepout的属性，这样的问题其实可以自己解决的，这样才能提高。
例如你说添加Route keepout就出错，可以先去查看这个DRC（show element），就会把报错的了个元素高亮起来，其中一个是你所添加的route keepout，另外一个是位于此keepout内的任何铜元素，可能是焊盘、铜皮、铜线等。设置为0并不代表不检查此规则，只是间距可以无穷小而已。