Allegro规则设定系列

i have 3 pcs clk line,such as ck1,ck2,ck3, need match total net lengths to 2'+/-0.1',
how to set? when place manually,how i know if it meet the requirement?

really nobody knows in this forum?

正在研究中...

dzkcool！ please help me...

你指的net length的单位是不是inch?
对于一组线net length 范围的约束设定，在allegro里面用的最多的就是总线了。设置的方法不是很难，需要运用到constraint manager。首先clk line在这里（布线前）应该是一种rat line（鼠线）的概念，再抽象点讲应该是一个拓扑名称（top name）。你所指的clk1，clk2，clk3应该是一组相关的拓扑定义（relative definition），就象一组总线的概念（A1，A2，A3.......），你可以把它们进行组定义（group）为clk。对于clk这个组定义的拓扑（top）用SigXP进行提取（extract），在SigXP中为clk定义规则。其中net length在规则中被更名为propogation delay（具体分为time和length两种方式）用于定义参考网络的net length，对于组定义的网络拓扑，可以定义relative propogation delay，这样可以把一组内的网络拓扑长度误差约束在一定的范围以内，具体由自己定义。规则约束完了以后，把这个top 存档（譬如save as clk.top），赋给constraint manager对应的网络。在布线的时候，就会出现相应的提示调节该网络走线的长度了。

可不可以直接在constraint manager中完全定义,而不必跑到SigXP中去定义~~~

应该是可以的，可以直接在对应约束规则的栏目里面填写数值，只是这样做比较盲目些。
用SigXP主要是用它的仿真功能，呵呵！

Another question:How to add my Via in the Allegro?

What i means is that i already developed a via using , which i want use in my design,how i can let Allegro know it?

先将该via放入零件库,再到Setup-->constraints中的Physical里去加入,如:在Set values...中的Name中输入via名,add即可~~~

Thanks a lot,i got it. the reason is that i made a small mistake about the padstack definition,it is already fixed.

How to set environment variable?such as RTR_DETAILED_MESSAGE?

可以到ENV文件中去定义.
RTR_DETAILED_MESSAGE这个变量是什么啊?

它们进行组定义（group）为clk。对于clk这个组定义的拓扑（top）用SigXP进行提取（extra
ct）
请问怎么定义成TOP?

在CCT里面使用SigXP提取一个网络，仿真分析，定义规则约束后，存档成为top文件。

我想问一下，关于差分线的规则该如何设置。举例说有三对差分线（pair1、pair2、pair3）。要求不同差分对之间间隔0.3。同一差分对间隔为0.2

论坛上讨论过这个话题，你在论坛上搜索一下吧！

请问在设置中Golbal 和local有何区别?

可以在规则管理器里面设置延迟线的长度

在constraints->electrical constraints sets->total etch length set onedit properties-> choose net-> total_etch_length enter two numbers such as 2000:2050 use then if the length is not in this area, it will be in red, others in green.

先在PADSTACK DESIGNER中定义后保存,然后在CONSTRAIN 中的PHYSICAL RULES SET 中的SET VALUES中的NAME 中输入保存的的文件名,然后ADD,就可以了,不过保存的文件要和BRD文件在同一个目录下

拜托你这个人能不能不用外国人的语种，那你应该先将你的VIA拷到同一目录，再在SETUP－CONSTRAINT里加好

你可以把via的pad放到你的目录下，然后再constraints里面的physical里面加就行了。

you can make them group ,and name the group,, then in the electrical constraint sets dialog box, set the " total etch length" on, and write the sentence "1900mil:2100mil" in the associate blank, .

请教我的在设置层数（规则设置）后想改变层数，结果我却无法更改层数设置为何?

请将需要删除的层上的所有东西删光，比如一些该层的文字、该层的切割线等等！

to muou5799,
只要把你做的via保存在env里指定的padpath下就行了。

to muou5799,
只要把你做的via保存在env文件指定的padpath下就行了。

处理器接到SDRAM的总线有长度延迟等限制，同时总线又连接到了FLASH，到FLASH没有那么严格，设置的时候如果把这些总线设定某些限制的话，就会影响到FLASH的这部分布线。应该怎么处理呢?