微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 原理图生成网络表时出错,求帮助!

原理图生成网络表时出错,求帮助!

时间:10-02 整理:3721RD 点击:
请问各位大侠,我的原理图“design rules check"已经通过了,但就是生成不了网络表?提示的信息如图所示。但到底是哪里出错了呢?

可能是中文路径的原因

不是这个原因,改成英文路径后,问题依旧出现!

看不清楚你传的图啊

Spawning... "D:\Cadence\PSD_15.1\tools\capture\pstswp.exe" -pst -d "E:\图纸\cadence图纸\8831\模拟板.dsn" -n "E:\图纸\CADENCE图纸\8831\ALLEGRO" -c "D:\Cadence\PSD_15.1\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
#1 Aborting Netlisting... Please correct the above errors and retry.

我也存在一样的问题没有解决

CADENCE不支持中文,

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top