微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 生成网表,报错 Hierarchical block xxx is empty

生成网表,报错 Hierarchical block xxx is empty

时间:10-02 整理:3721RD 点击:

用HDL做原理图,生成网表的时候,提示"Hierarchical block page1_i1 is empty"

使用的是add component---系统自带的10e库里的元件

请问这是什么错误,要怎么修改?谢谢

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top