Cadence 台湾公司的一些FAQ
时间：10-02
整理：3721RD
点击：
鉴于常常有人将Cadence公司的文章，冠以各种名称，在论坛中贴出，鄙人索性给出这些链接，以飨来者。
Cadence台湾公司FAQ网址：http://www.cadence.com.tw/support/faq.php?s=1&d=&p=1
| 1 | 以Design Link結合SPB (Silicon-Package-Board)設計 | |
| 2 | 焊墊內貫孔(via on pad)檢查 | |
| 3 | 以SPECCTRAQuest來作繞線的自耦合分析 | |
| 4 | 關於Allrgo/APD 15.0 DXF 轉換shape時,變成空心的問題 | |
| 5 | Design比對 | |
| 6 | 如何在Allegro中執行SKILL（2）－由下拉選單執行指令 | |
| 7 | 如何在Allegro中執行SKILL（1）－安裝與執行 | |
| 8 | Allegro/APD artwork製作原理及步驟 | |
| 9 | PSD15.X安裝說明. | |
| 10 | 如何設定以走線長度作分段，卡不同線寬線距的rule | |
| 11 | 轉換 Board Station檔案成為Allegro brd檔案 | |
| 12 | 如何在SPECCTRAQuest的分析時考慮傳輸線損失 | |
| 13 | 因為有trace 被放在wirebobd layer導致APD無法作出Plating Bar Symbol | |
| 14 | 在ALlegro/APD如何作出B/B via鑽孔圖 | |
| 15 | 花孔(flash symbol)轉換設定 | |
| 16 | 如何設定Allegro_APD最大線寬的Constraint | |
| 17 | 設定單鍵零件旋轉90度 | |
| 18 | 輸入及輸出DXF 檔案 (V15.0) | |
| 19 | 如何設定DC NET | |
| 20 | 輸入及輸出DXF 檔案 V14.2 |
| 21 | Cadence PCB 系列安裝說明 | |
| 22 | Allegro APD DRC模式/更新/狀態之說明 | |
| 23 | 在Allegro增加零件及修改線路圖 | |
| 24 | 正確設定被動元件的數值 | |
| 25 | 在Allegro的疊板編輯中增加阻抗計算功能 | |
| 26 | 如何確認ALLEGRO design file之版本? | |
| 27 | 使用SigWave來觀察示波器(Agilent/HP, LeCroy 及 TEK scope) 所測量得到之波形 | |
| 28 | Allegro零件接腳對應 | |
| 29 | 蛇行線(Delay tune) | |
| 30 | 使用SigWave來讀取SQ以外的一般模擬器得到之波形 | |
| 31 | Allegro/APD 14.2 如何轉出含有鑽孔大小的dxf 檔案 | |
| 32 | Allegro/APD 15.0 如何轉出含有鑽孔大小的dxf 檔案 | |
| 33 | Allegro/APD的IDF轉換程式 | |
| 34 | 如何解決，有out of date shapes存在，而無法順利產生artworks的問題 | |
| 35 | APD 14.2 wirebond的檔案轉移到15版 | |
| 36 | 以Netname來加淚滴(Fillet) | |
| 37 | APD不需重新Import Netlist，要如何直接修改Netname | |
| 38 | 如何解決從Sourcelink下載安裝CD斷線的問題 | |
| 39 | 單鍵變換走線層面 | |
| 40 | 單鍵任意點打貫孔 |
| 41 | 如何讓14.2版的Differential pair Constraint對應到15版的 ECset ? | |
| 42 | 如何設定不同Net 短路時又不會出現DRC ? | |
| 43 | 群組拉線(Group Routing) | |
| 44 | 裴艾的藥箱 (去耦合電容器模型資料庫) | |
| 45 | 都察院的新規(New functions of Constraint Mgr. v15_2) | |
| 46 | License Server Setup for WINDOWS 15.x | |
| 47 | 移動零件的另一種選擇 | |
| 48 | 都察院的內規(一) -- 更改指定XNET的名稱 | |
| 49 | 都察院的內規(二) -- 部份輸出法 | |
| 50 | Shape Boundary 問題處理技巧 | |
| 51 | 銅箔厚度的計算 | |
| 52 | Z軸長度 | |
| 53 | 都察院的內規(三) –- 談拓樸(ECset Topology)與網目之對稱 | |
| 54 | 如何將PIN_DELAY的Property從線路圖帶入Allegro PCB Editor中－（1）從Design Entry CIS的線路圖 | |
| 55 | 裴艾的藥箱(二) - -通往資料庫的路徑 | |
| 56 | 如何利用VNA作PI Correlation | |
| 57 | 如何讓多個零件繞著一個參考點公轉而非零件本自轉 | |
| 58 | 如何一次修改Drill Custimization表中所有Drill Tolerance的資料? | |
| 59 | 如何在Allegro 以Capture頁碼為單位擺放零件 | |
| 60 | 如何控制按上下左右鍵時的畫面移動的距離 ? |
| 61 | Show element on net, Total Etch Length, Total Path Length, Total Manhattan Length各代表什麼意義 | |
| 62 | 量兩個物件距離時,有時為何會看到No air gap | |
| 63 | 在Design Entry HDL的線路圖中，尋找零件中的Pin Number | |
| 64 | Cadence SPB 15.2 簡易安裝指南 | |
| 65 | 都察院的新規(v15_5) | |
| 66 | 都察院的新規(v15_5)Ⅱ | |
| 67 | SPB15.5安裝前必讀手冊 | |
| 68 | 都察院的新規(v15_5)Ⅲ --- Constraint Manager v15_5 part 3 | |
| 69 | 如何避免模型名稱在圖面上被顯示出來 | |
| 70 | 提供另ㄧ種快速編輯網目名稱(net name)及修改零件位址(location)的方法 | |
| 71 | 如何設定相同net via on pin 或 BBvia on BBvia的 Constraint? | |
| 72 | Rename RefDes 之後 Constraint Manager裡面的Pin pair會亂掉，一大堆DRC跑出來，如何處置 ? | |
| 73 | Allegro/APD 如何輸入極座標 ? | |
| 74 | APD換Die時，如果 finger沒有net，如何做wirebond auto assign ? | |
| 75 | 如何 Check device file ? | |
| 76 | License file鎖在Dongle時，安裝注意事項 | |
| 77 | License file鎖在Dongle時，安裝注意事項 | |
| 78 | 如何殺掉空白的資料夾 (C: )? | |
| 79 | 如何設定DCNet | |
| 80 | 如何在Allegro上取得一個更近似的銅線阻抗值 |
| 81 | 使用批次指令將Concept零件轉換成Capture的零件 | |
| 82 | 如何變更線段模型的顯示型態 | |
| 83 | 什麼是延展網路(XNET)? 如何設定? | |
| 84 | 如何將database由15.x轉成14.2? | |
| 85 | INTEL FBD 出PIN第一段線長報表 | |
| 86 | 為何Board File裏的Padstack的Type無法改成Single? | |
| 87 | 怎麼設定不同Net之間的 Blind/Buried Via Spacing與同Net之間的 Blind/Buried Via Spacing? | |
| 88 | Pin_delay的Import & Export | |
| 89 | 如何把Capture(Design Entry CIS)畫的線路圖轉到Concept(Design Entry HDL)? |
建议小编将此贴置顶
不错,顶一下！感谢小编！
置顶。谢谢！
置顶～～
谢谢小编
我已经全部下载
上传到个人暂存区\mpoix
好多好看的,謝謝樓主！
hao a
值得推荐，小编人真好啊
mark，好东东