微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > capture导allegro的网络表是很严谨的!需要满足那些条件就不会报错呢?

capture导allegro的网络表是很严谨的!需要满足那些条件就不会报错呢?

时间:10-02 整理:3721RD 点击:

capture导allegro的网络表是很严谨的!需要满足那些条件就不会报错呢?比如说:1.元件脚必须有name,而且不能同名!等等!

有谁做过总结,必须满足那些要求需要满足那些条件就不会报错呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top