微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 出网络表的问题,那位能够解决!

出网络表的问题,那位能够解决!

时间:10-02 整理:3721RD 点击:

Loading... d:\pdv200b\allegro/pstxnet.dat
Error: Line 702 in file d:\pdv200b\allegro/pstxnet.dat:
   Could not create new pin inst <logicalPinName> 
 Detected in function: pstReadNodeSec
Error: Line 702 in file d:\pdv200b\allegro/pstxnet.dat:
   Error loading the net list file 
 Detected in function: ddbLoadPstXFiles
#1 Error   [ALG0036] Unable to read logical netlist data.

Exiting... "D:\candence\tools\capture\pstswp.exe" -pst -d "d:\pdv200b\pdv200amain.dsn" -n "d:\pdv200b\allegro" -c "D:\candence\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"

重新生成一下网络表,检查一下文件目录

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top