微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > netlist 问题,附 log文件

netlist 问题,附 log文件

时间:10-02 整理:3721RD 点击:

出netlist的时候,提示如下:

********************************************************************************
*
* Netlisting the design
*
********************************************************************************
Design Name:
F:\...\hardware\dtip.dsn
Netlist Directory:
F:\...\hardware\allegro
Configuration File:
C:\Cadence\SPB_15.2\tools\capture\allegro.cfg

Spawning... "C:\Cadence\SPB_15.2\tools\capture\pstswp.exe" -pst -d "F:\...\hardware\dtip.dsn" -n "F:\...\hardware\allegro" -c "C:\Cadence\SPB_15.2\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
Scanning netlist files ...
Loading... F:\...\hardware\allegro/pstchip.dat
Loading... F:\...\hardware\allegro/pstchip.dat
Loading... F:\...\hardware\allegro/pstxprt.dat
Loading... F:\...\hardware\allegro/pstxnet.dat
Error: Line 1055 in file F:\...\hardware\allegro/pstxnet.dat:
   Reference designators inconsistent in xprt and xnet files 
 Detected in function: pstFindInstByOldPathName
Error: Line 1055 in file F:\...\hardware\allegro/pstxnet.dat:
   Error loading the net list file 
 Detected in function: ddbLoadPstXFiles

#1 Error   [ALG0036] Unable to read logical netlist data.

Exiting... "C:\Cadence\SPB_15.2\tools\capture\pstswp.exe" -pst -d "F:\...\hardware\dtip.dsn" -n "F:\...\hardware\allegro" -c "C:\Cadence\SPB_15.2\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"


*** Done ***

请问黑体部分的错误,是何原因导致的哪?多谢解答~

     看起来好像是你导入的NETLIST格式不对哦?你是用什么方式导出网表的,后缀是什么呢?

很抱歉,最近一直很忙,都忘记来这看了~~

不是上面说得,我是导出allegro的 net文件,自动会产生三个*net.dat

的文件;也就是allgro需要的网表~但是生成网表不成功?报错,信息如上~

我打开上面 文件找到出错的地方,把该元件用我库里的重新放置,再生成,又会报其他的line出错,然后在打开找到,~重新放置,再生网表~

如此这般,最终网表没有问题了,可是很麻烦的 这样子~~

现在板子做好了,可是这种错误还是不知道 为什么会产生哪?

上一篇:改PCB的封装
下一篇:小问题.

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top